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=== 28 Gbps PAM-4 SerDes 설계 방침서 ===

(FR-4, 15 cm, 4 vias, 85 Ω Connector 환경)

작성자: Lead SerDes Architect
버전: v1.0
용도: Link 설계/레이아웃/PHY 팀 공통 기준 및 Go/No-Go 판단 근거

==== 1. 목적 및 범위 ====

본 문서는 다음 조건 하에서 28 Gbps PAM-4 SerDes 링크를 설계하기 위한 최종 공통 방침을 정의한다.
* 채널 조건 - PCB: FR-4 (εr ≈ 4.3, tanδ ≈ 0.02 @ 10 GHz) - Trace 길이: 15 cm (레이아웃 제약상 필수) - Via: 4개 (layer transition 불가피) - Connector: 85 Ω differential 구간 존재 (나머지 시스템 타깃 100 Ω diff)
* 링크 스펙 - Data rate: 28 Gbps PAM-4 (14 Gbaud) - UI ≈ 71.4 ps, Nyquist ≈ 7 GHz - Eye height ≥ 60 mV @ Rx - Jitter (RMS) < 15 ps - BER < 10⁻¹²

FR-4 + 15 cm + 4 via + 85 Ω mismatch 조합은 Borderline(경계선) 링크로 간주하며,
본 문서는 이 조건에서 달성 가능한 최대 margin을 확보하는 Risk-Averse 설계 기준을 제시한다.

==== 2. 설계 철학 및 전체 전략 ====

===== 2.1 기본 철학 =====
# Passive First EQ로 복구가 어려운 손실/불연속(특히 via stub 공진, 심한 mismatch)은 레이아웃/구조에서 먼저 제거한다.
# Conservative Linear EQ CTLE/Tx FFE는 noise/jitter penalty를 최소화하는 범위 내에서만 사용한다.
# DFE Heavy / PAM-4 친화 설계 PAM-4에서 전압 여유가 매우 작으므로, 전압 swing을 깎지 않는 DFE를 최대한 활용한다.
# Risk-managed FR-4 채택 FR-4를 baseline으로 하되, 측정/시뮬레이션 결과에 따라 저손실 재질로의 전환을 트리거한다.

===== 2.2 최상위 설계 플로우 =====
# Pre-layout 채널 모델링 및 Loss Budget 산정
# Stack-up, via, connector 포함한 Passive Channel 최적화
# Post-layout EM/채널 시뮬레이션 → IL/RL/Skew 검증
# Rx CTLE 1차 튜닝 (slope 보상, conservative gain)
# Tx 3-tap FFE 튜닝 (eye height 우선, de-emphasis 제한)
# Rx DFE 활성화 및 tap/adaptation 최적화
# Eye/Jitter/BER 측정 및 margin 분석
# Margin 부족 시 Fallback Decision Tree 수행 (자재 변경, FEC 도입, spec 조정 등)

==== 3. 채널 손실 및 리스크 평가 ====

===== 3.1 손실 예측 =====
* FR-4 (tanδ ≈ 0.02) @ 7 GHz 기준: - 유전 손실만으로도 대략 0.8–1.2 dB/cm 수준의 감쇠 가능 - 15 cm → ~12–18 dB
* 여기에: - Conductor loss - 4개의 via 손실/반사 - 85 Ω connector 인근 discontinuity 를 포함하면, 실질적인 Insertion Loss @ Nyquist는 18–22 dB 영역으로 추정한다.

→ 이 링크는 동작 가능성은 있으나 margin 0–3 dB 수준의 매우 타이트한 채널로 정의한다.

===== 3.2 공식 Risk Statement =====
* FR-4 + 15 cm 조건은: - Eye height 60 mV, BER 10⁻¹², Jitter < 15 ps RMS 스펙을 만족시키더라도 PVT 변화 및 생산 편차(Pkg/PCB 공정 오차 등)에서 베어링될 margin이 매우 제한적이다.
* 설계 문서에는 다음 문구를 명시한다. > “본 링크는 FR-4 기준 Borderline 채널이며, > 실측 Nyquist 손실 및 bring-up 결과에 따라 > 저손실 재질 적용, FEC 도입, spec 조정이 필요할 수 있다.”

==== 4. Passive Channel 설계 기준 ====

===== 4.1 Stack-up 및 라우팅 =====
* Stack-up - 가능하면 stripline 또는 dual-stripline 구조 사용 - EMI/EMC 우수, εeff 안정, crosstalk 관리 용이
* Diff pair - Target Zdiff: 100 Ω (connector 인근에 한해 90–95 Ω로 local tuning 허용) - Pair 간 길이 차이(skew): |Δt| < 2 ps (≈ 0.3 mm 이내) → PAM-4 eye 수직 closure를 막기 위한 필수 요구사항

===== 4.2 Via 설계 및 Back-drilling =====
* Via 개수: 4개 (불가피)
* 설계 기준: - Back-drilling 필수 - Stub length target: < 5 mil (~0.125 mm) (실제 공정상 최대 허용: 10 mil 이내) - Stub 공진 주파수: fres≈c/(4Lstubεr)f_\text{res} \approx c / (4 L_\text{stub} \sqrt{\varepsilon_r})fres≈c/(4Lstubεr) - 10 mil stub → ~18 GHz (3rd harmonic 영향) - 5 mil stub → ~36 GHz (안전 영역)
* Anti-pad 최적화 - Via 주변 anti-pad를 조정해 via 정전용량 감소 → 임피던스 연속성 개선

===== 4.3 Connector 통합 및 임피던스 매칭 =====
* Connector 구간: 85 Ω differential
* 정책: 1. 레이아웃 기반 broadband matching 우선 - 커넥터 전/후 구간의 diff pair 폭을 조절하여 100 Ω → ~90–95 Ω로 서서히 전환(tapering) - Connector pad/anti-pad, ground via ring을 조정해 국부 임피던스를 평탄화 2. Discrete 매칭 네트워크는 최후의 수단 - 7 GHz 이상에서 discrete RLC는 협대역 공진 및 추가 손실 유발 가능성 큼 - RL이 −10 dB 수준 이상으로만 확보되면, 소자 추가는 지양
* 목표: - Connector 인근 Return Loss: RL < −15 dB @ 0–14 GHz

===== 4.4 Return Path 및 GND Via Stitching =====
* Layer transition 시: - Signal via 양 옆에 GND via를 최소 1개 이상 배치 - Reference plane crossing이 있는 경우, GND via array로 return path를 명확히 제공
* 목적: - 임피던스 불연속 최소화 - reflection 및 모드 변환 억제

==== 5. Active Equalization 전략 및 Budget ====

===== 5.1 EQ 역할 분담 개요 =====
* CTLE (Rx) - FR-4의 주파수 의존 손실을 부분적으로 보상 - HF noise/crosstalk/위상 노이즈까지 증폭 → conservative 사용
* TX 3-tap FIR (FFE) - Pre-/Post-cursor ISI 일부 보상 - De-emphasis 과다 시 Rx 단 전압 swing 감소 → Eye height 악화
* DFE (Rx) - Post-cursor ISI 및 via/connector에서 기인한 reflection 성분 제거 - 노이즈는 증폭하지 않음 → PAM-4에서 핵심 EQ 블록 - Error propagation, timing closure 이슈 고려 필요

===== 5.2 EQ Budget (Consensus 값) =====

<syntaxhighlight lang="text">28 Gbps PAM-4 EQ Budget (Consensus Proposal)

Estimated Channel Loss @ 7 GHz : 18–22 dB

Passive (via/matching/layout)   : 2–3 dB 효과 (notch 제거, RL 개선)
TX 3-tap FIR (FFE)              : 4–6 dB (conservative de-emphasis 한도)
CTLE (Rx)                       : 8–10 dB peaking (상한)
DFE (Rx)                        : residual ISI + reflection 보상

Total recoverable (linear + DFE): ~16–19 dB
Expected margin                 : ~0–3 dB (TIGHT)

</syntaxhighlight>

===== 5.3 CTLE 설계/튜닝 가이드 =====
* 목적: - 채널 IL의 약 50–60%만 보상 - 과도한 HF boost로 인한 noise/jitter 악화를 방지
* 설정 가이드: - DC gain: 0 dB 또는 약간 attenuation (headroom 확보) - Peaking frequency: 6–8 GHz 중심 - Peaking gain (max): 8–10 dB (실사용: 6–9 dB 권장)
* 튜닝 순서: 1. 채널 S-parameter에서 IL(f) 확인 2. CTLE zero/pole/peaking 설정 → eye width 최대화, jitter 확인 3. HF noise 증가 경향이 보이면 peaking 1–2 dB 감소

===== 5.4 TX 3-tap FIR (Pre-emphasis) 가이드 =====
* 기본 구조: [pre, main, post] 3-tap FFE
* 정책: - Eye height ≥ 60 mV를 최우선 - 총 de-emphasis 효과는 4–6 dB 이내로 제한
* 초기 값 예시 (정규화 기준): - main tap c₀ ≈ 0.65–0.75 - post tap c₊₁ ≈ −0.20 ~ −0.25 - pre tap c₋₁ ≈ −0.05 ~ −0.10
* 튜닝 포인트: - post-cursor ISI가 크면 |c₊₁|를 조금 증가시키되, eye height 저하 감시 - pre-cursor 영향이 크지 않으면 c₋₁는 0 또는 매우 작게 유지

===== 5.5 DFE 설계/튜닝 가이드 =====
* Tap 수: - 3–5 tap baud-spaced DFE (1st, 2nd tap에 대부분의 에너지 집중)
* 역할: - CTLE + Tx FFE로도 남는 post-cursor tail 및 복합 reflection 성분 제거
* 주의사항: - Error propagation: - PAM-4 4-level decision 특성상 잘못된 결정 시 연속 오류 위험 - Tap weight saturation 방지, adaptation 알고리즘 안정성 중요 - Adaptation loop bandwidth: - 너무 빠르면 tap wandering → data-dependent jitter 증가 - CDR loop와 상호작용 고려하여 설정

==== 6. Jitter 및 BER 설계 관점 ====
* UI ≈ 71.4 ps, RMS jitter < 15 ps → 약 0.21 UI
* Jitter budget은 다음 성분으로 나눈다. 1. Random Jitter (RJ): PLL/clock/thermal noise - CTLE에서 HF noise 증폭 시 RJ 증가 2. Deterministic Jitter (DJ): ISI, reflection, crosstalk - Via/connector 최적화, Tx FFE/DFE 튜닝으로 최소화 3. CDR-induced Jitter: Loop bandwidth, peaking 영향
* BER < 10⁻¹² 달성을 위해: - PAM-4 eye별 유효 SNDR ~20 dB 이상 확보 필요 (경험적 기준) - CTLE gain 설정 시 SNR vs eye opening vs jitter를 동시에 평가 - Tx FFE/DFE 튜닝은 항상 BER 및 bathtub curve를 함께 확인

==== 7. Go/No-Go 및 Fallback 정책 ====

===== 7.1 측정 기반 Go/No-Go 기준 =====
# Pre-layout / Pre-prototype 단계 - 3D EM or 2D 필드 솔버로 S-parameter 도출 - Nyquist(7 GHz)에서: - Insertion Loss |S21|: - IL ≤ 18 dB → FR-4 유지 가능 구간(조건부 Go) - IL > 18 dB → 자재 변경 및 FEC 협의 트리거 - Return Loss |S11|: - RL < −15 dB 목표 (특히 connector/via 구간)
# Bring-up / 실측 단계 - CTLE/Tx FFE/DFE 최적화 후: - Eye height ≥ 60 mV - RMS jitter < 15 ps - BER < 10⁻¹² @ 실온 및 corner 일부 - 이 조건에서 링크 margin(eye/jitter/BER sweep 기준) < ~2 dB일 경우: - 저손실 재질 전환 또는 FEC/재전송 도입, spec 재협상을 PM과 논의

===== 7.2 Fallback 옵션 =====
# PCB 자재 변경 - Megtron-6 등 tanδ ~0.004급 재질 사용 시: - IL 대폭 감소 (~50% 이상 감쇠 개선) - CTLE/Tx FFE 요구치 완화, margin 증가
# FEC 도입 - Eye height spec 완화(예: 40 mV 수준) + FEC로 BER 목표 유지
# Trace 길이/탑얼레이 조정 - 레이아웃 제약 재검토 여지가 있을 경우 15 cm → shorter 옵션 검토
# 제품 스펙 조정 - 내부/고객 협의를 통해 Data rate, BER spec, 채널 길이 스펙 재조정

==== 8. Validation & Debug Playbook ====

===== 8.1 Validation 절차 요약 =====
# 채널 S-parameter 측정 (fixture de-embedding 포함)
# SerDes internal eye / BER / jitter 측정
# CTLE gain sweep → best eye width/height/jitter 포인트 찾기
# Tx FFE tap sweep (제약: de-emphasis ≤ 6 dB) → eye/jitter 평가
# DFE tap 수 및 adaptation parameter sweep
# 최종 corner (V/T) 및 crosstalk 시나리오 테스트

===== 8.2 Debug 가이드 =====
* Case A: Eye height 부족 (< 60 mV) - Tx FFE de-emphasis 감소 → main tap swing 회복 - DFE tap 수 증가 또는 tap weight 재학습 - 필요 시 CTLE peaking 1–2 dB 증가 (noise/jitter 동시 모니터링)
* Case B: Jitter 과다 (> 15 ps RMS) - CTLE gain 감소 (HF noise/RJ 감소) - Tx pre-cursor overshoot/undershoot 확인 → c₋₁ 축소 - CDR loop bandwidth / peaking 설정 확인
* Case C: BER 플로어 존재 - DFE error propagation 의심 → adaptation speed/algorithm 조정 - 특정 reflection 지점 (via, connector) 재검토 → PCB 리비전 검토

==== 9. 요약 및 책임 분장 ====
* 채널/레이아웃 팀 - Stack-up, via back-drilling, connector footprint, tapering, GND via 구조 설계 - Skew < 2 ps 관리, S-parameter 제공
* SerDes/PHY 팀 - CTLE/Tx FFE/DFE/PLL/CDR 파라미터 세트 정의 - Bring-up 스크립트, EQ tuning 알고리즘 구현
* 시스템/PM - IL 측정 결과에 따른 FR-4 유지 vs 저손실 재질 전환 결정 - Margin/수율 vs BOM 비용 trade-off 최종 결정 - FEC/재전송/스펙 조정 여부 결정

본 문서는 세 엔지니어의 독립 분석을 통합하여,
동일 채널 환경에서 어떤 팀이 설계를 하더라도 동일한 방향의 결론과 튜닝 전략에 도달하도록 하기 위한 공통 기준이다.

이 기준을 기반으로 실제 레이아웃/채널 모델/SerDes 설정 값을 채워 나가면,
28 Gbps PAM-4 링크에서 요구 스펙(Eye ≥ 60 mV, Jitter < 15 ps, BER < 10⁻¹²)을
최대한 보수적으로, 그러나 현실적인 비용 수준에서 달성할 수 있다.