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=== Assistant: 먼저 큰 그림부터 정리하면, 이 채널은 길이15 cm 기준으로는 “막장”은 아니지만, ===
먼저 큰 그림부터 정리하면, 이 채널은 길이(15 cm) 기준으로는 “막장”은 아니지만,
28 Gbps PAM-4 + FR-4 + 4 vias + 85 Ω 커넥터 mismatch 조합이라, 패시브 채널 최적화 → 선형 EQ(TX FIR/CTLE) → 비선형 EQ(DFE) 순으로 단계적 최적화를 해야 합니다.

==== - 28 Gbps PAM-4 → 심볼 레이트 14 Gbaud → UI ≈ 1 / 14 GHz ≈ 71.4 ps ====
* Nyquist ≈ 7 GHz, 유효 대역은 3차 고조파까지 보면 20 GHz 초반까지 영향을 받습니다.
* FR-4(εr≈4.3, tanδ≈0.02)에서 15 cm 정도면 7–10 GHz에서 대략 수 dB 수준의 IL + via/커넥터 손실까지 합쳐도 “중간 정도 손실 채널”이라고 볼 수 있는 수준입니다.
* PAM-4는 동일 VOD 기준으로 eye step이 1/3로 줄어 SNDR 요구가 커지기 때문에, Eye height 60 mV / BER 10⁻¹² 스펙을 만족하려면 반사와 ISI가 최소화된 채널이 기본 전제입니다.AMD<ref>{{cite web|title=AMD|url=https://www.xilinx.com/publications/events/designcon/2016/slides-pam4signalingfor56gserial-zhang-designcon.pdf|publisher=xilinx.com|access-date=2025-12-08}}</ref>

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목표: via stub 공진 주파수를 Nyquist(7 GHz) + 고조파 대역 바깥으로 밀어냄.
* stub 공진: fres≈c4 Lstubεrf_\text{res} \approx \dfrac{c}{4\,L_\text{stub}\sqrt{\varepsilon_r}}fres≈4Lstubεrc 예시로 FR-4에서 L_stub = 1.5 mm이면 f_res ≈ 24 GHz 수준으로 올라갑니다.
* 가이드라인: - backdrill 해서 stub 길이 < 1 mm 수준으로 줄이기 - 불가하다면 blind/buried via, 또는 “dog-bone” 구조 대신 stub를 최대한 짧게 - via anti-pad/패드 최적화로 via 정전용량 최소화
* 이유: - stub 공진이 eye에 deep notch + 반사 → deterministic jitter(DJ)와 eye height 감소 유발 - 이는 어떤 EQ로도 완전히 없애기 어렵기 때문에 최우선으로 줄여야 합니다.

Trade-off:
* 제조 비용 증가(backdrill, HDI 공정)
* 약간의 DC 저항 증가(크게 문제는 아님)

===== 가정: 시스템 타깃 임피던스는 100 Ω diff, 커넥터가 85 Ω diff. =====
* 반사계수: Γ=ZL−Z0ZL+Z0=85−10085+100≈−0.081\Gamma = \frac{Z_L - Z_0}{Z_L + Z_0}  = \frac{85 - 100}{85 + 100} \approx -0.081Γ=ZL+Z0ZL−Z0=85+10085−100≈−0.081 → |Γ| ≈ 0.08, Return Loss ≈ −21.8 dB 수준으로, “치명적이진 않지만 PAM-4에는 부담”입니다.
* 전략: 1. 레이아웃 상에서의 broadband matching 우선 - 커넥터 주변 differential pair를 '''약간 낮은 Z0 (예: 92–95 Ω)'''로 설계해 85 Ω 구간과의 임피던스를 점진적으로 연결 (taper) - 커넥터 풋프린트 패드 사이즈, anti-pad, ground via ring 구성 최적화로 로컬 C/L 튜닝 2. 소자 기반 matching은 최후의 수단 - 28 Gbps PAM-4 대역에서는 discrete R/L/C 매칭은 협대역 + 추가 손실 + 공진을 유발할 위험이 커서, RL가 −10 dB 이상으로 나쁘지 않다면 가급적 레이아웃/풋프린트로 해결하는 것이 일반적입니다.

Trade-off:
* Z0를 커넥터 근처에서 낮추면 채널 전반의 IL는 약간 줄어들고, RL 개선 효과
* 과도한 taper/넓이 변화는 반대로 새로운 discontinuity 생성 → EM/Channel sim으로 최적화 필요

===== - 가능한 한 stripline (dual-stripline) 구조로 동질한 참조면, 낮은 EMI/EMC, 더 예측 가능한 εeff 확보 =====
* 15 cm 구간 전체에서: - Diff Z0: 100 Ω (connector 인근만 약간 낮추는 식의 국부 튜닝) - skew < 2 ps 수준으로 length-match (PAM-4에서는 레벨 skew도 eye height에 직접 영향)
* via 4개는 unavoidable이므로, - reference plane crossing 시 ground via stitching을 충분히 배치 - 각 via transition이 S-parameter 상에서 −15 dB 이하 RL가 되도록 구조 튜닝

==== 패시브 채널이 어느 정도 정리된 후에야 EQ가 “제대로” 일할 수 있습니다. ====
선형 EQ의 목표는 채널 주파수 응답을 대략 Nyquist 필터 형태로 평탄화하여
eye를 최대한 열고, 남은 잔여 ISI를 DFE에 넘기는 것입니다.Signal Integrity Journal<ref>{{cite web|title=Signal Integrity Journal|url=https://www.signalintegrityjournal.com/articles/1222-effective-link-equalizations-for-serial-links-at-112-gbps-and-beyond|publisher=Signal Integrity Journal|access-date=2025-12-08}}</ref>

===== 적용 순서: =====
# 채널 S-parameter(혹은 step response) 추출
# IL(f) 특성을 보고 CTLE의 zero/pole 위치/이득 설정
# CTLE만 켜고 eye를 확인 → “최소한의 HF boost로 최대 horizontal opening”이 되도록 튜닝
* 일반적으로: - DC/저주파 이득은 낮게, 고주파(수 GHz 이상) 이득은 6–10 dB 정도 boost (15 cm FR-4 + 4 via + 커넥터 수준이면 6–8 dB가 합리적 범위일 가능성이 큼)
* CTLE는 선형 필터이면서도 노이즈까지 증폭하므로, - 너무 aggressive한 HF boost는 SNR 악화 → BER 악화를 초래 - 또한 CDR loop에 들어가는 위상 노이즈 성분까지 올려서 jitter 스펙(15 ps RMS)을 깨뜨릴 수 있습니다.jsts.org<ref>{{cite web|title=jsts.org|url=https://jsts.org/jsts/XmlViewer/f404906|publisher=jsts.org|access-date=2025-12-08}}</ref>

Trade-off:
* 장점: - 채널의 전체 주파수 응답을 한 번에 보정 - DFE가 감당해야 할 post-cursor tail 길이를 줄여줌
* 단점: - HF 노이즈, crosstalk, jitter도 함께 증폭 - 전력/면적 증가, 고이득 셋업에서 선형성/헤드룸 이슈

===== 3-tap FIR은 보통 [pre, main, post] 구조의 FFE(Feed-Forward EQ)로 구현됩니다.위키백과<ref>{{cite web|title=위키백과|url=https://en.wikipedia.org/wiki/Emphasis_%28telecommunications%29|publisher=en.wikipedia.org|access-date=2025-12-08}}</ref> =====

적용 순서(CTLE 튜닝 후):
# CTLE로 대략적인 평탄화를 해 둔 상태에서,
# TX FIR의 tap coefficient를 sweep: - main tap: 기준 이득 (예: 1.0 으로 normalize) - post-cursor tap: −α (0.1–0.3 수준) → high-loss 채널일수록 |α| 증가 - pre-cursor tap: −β (보통 |β| < |α|, 0 혹은 −0.05~−0.1 정도)
# 각 setting에서 eye height / eye width / jitter / BER를 시뮬레이션하여 최적 포인트 탐색

역할 분담:
* post-cursor tap: 바로 앞 비트에서 오는 ISI 제거 → vertical eye 열기
* pre-cursor tap: 선행 심볼로부터의 coupling(특히 meander 구간 등)을 줄여 jitter 개선
* PAM-4에서는: - level간 거리(step)가 작으므로 “과도한 pre/post 탭”은 eye level 간 비대칭 + overshoot/undershoot를 만들 수 있음

Trade-off:
* 장점: - 채널 IL을 “송신 측”에서 미리 보상 → Rx CTLE/DFE 부담 감소 - RX 입력 SNR이 좋아지므로 DFE의 성능/안정성 개선
* 단점: - de-emphasis로 인해 평균 VOD 감소 → eye height 감소 경향 - 큰 tap 값은 driver 전류/전력 증가 & EMI 증가 - 과도한 emphasis는 overshoot로 인한 추가 jitter, ringing 유발 (특히 via/커넥터 discontinuity와 결합)

실무 플로우에서는, CTLE-only / TX-only / 둘 다 사용 case를 비교해
“Rx 전력 vs Tx 전력 vs 잔여 ISI” trade-off를 보는 것이 일반적입니다.

==== DFE는 잡음은 증폭하지 않고 post-cursor ISI를 제거하는 데 최적화된 블록입니다. ====
PAM-4에서 작은 eye height를 확보하는 데 가장 중요한 블록 중 하나입니다.jsts.org<ref>{{cite web|title=jsts.org|url=https://jsts.org/jsts/XmlViewer/f404906|publisher=jsts.org|access-date=2025-12-08}}</ref>

적용 순서(CTLE + TX FIR 셋업 후):
# CTLE gain / TX tap이 어느 정도 정해진 상태에서
# DFE tap 수와 tap coefficient를 적응(adaptation)으로 찾게 함: - 3–5 tap 정도의 baud-spaced DFE가 15 cm FR-4 채널에는 통상 충분 - 1st, 2nd tap이 대부분의 post-cursor ISI를 담당하고 이후는 tail 정리
# DFE 활성화 전후로: - Eye height (특히 중간 두 eye) - Eye width / total jitter - BER curve (bathtub curve) 를 비교하여, DFE가 deterministic jitter와 vertical closure를 얼마나 줄였는지 확인

역할:
* CTLE + TX FIR로도 남는 잔여 ISI tail을 제거
* 반사/echo에 의한 post-cursor 성분도 부분적으로 상쇄
* 결과적으로: - Eye height 증가, deterministic jitter 감소 - Jitter spec(15 ps RMS) 중 ISI 기반 jitter를 크게 줄여줌

Trade-off:
* 장점: - 노이즈를 증폭하지 않으면서 eye를 여는 효과 → PAM-4에 매우 유효 - 긴 채널(>10 dB@Nyquist)까지 커버 가능
* 단점: - error propagation: 잘못된 결정이 다음 심볼에까지 영향을 줄 수 있음 - tap 수가 많을수록 전력, 레이턴시, 복잡도 증가 - high-speed feedback 경로 timing closure가 어려움 (UI=71 ps 안에 동작해야 함)

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* 채널 IL 최소화 + 적절한 CTLE + 온건한 TX FIR + DFE 조합으로 달성: 1. via stub/임피던스 mismatch로 인한 notch/반사를 줄여 순수 IL만 남도록 2. CTLE로 채널 주파수 응답을 flatten하여 전반적인 eye opening 확보 3. TX FIR로 가장 큰 post-cursor ISI를 송신 측에서 미리 줄임 4. DFE로 residual ISI 제거 → 세 개의 PAM-4 eye 모두에서 충분한 step 확보

===== - UI ≈ 71.4 ps 기준 약 0.21 UI RMS jitter budget. =====
* Equalization 전략이 jitter에 주는 영향: - 패시브 최적화: 반사 감소 → deterministic jitter 감소 - CTLE: HF 노이즈/위상노이즈까지 증폭 → RJ 증가 가능 → “필요 최소 한도”로만 설정 - 과도한 TX pre-emphasis: overshoot/undershoot + ringing으로 추가 DJ 발생 - DFE: ISI 기반 DJ/vertical closure를 줄이지만, 불안정한 tap adaptation은 오히려 data-dependent jitter를 증가시킬 수 있음
* 따라서 jitter spec 맞추려면: - CTLE gain/zero/pole과 TX tap을 과하지 않게 설정하고 - DFE tap adaptation의 loop bandwidth를 너무 빠르게 잡지 않아 tap coefficient가 흔들리지 않게 설계

===== - PAM-4에서 10⁻¹² 수준의 BER은 대략 20 dB 이상의 유효 SNDR (per eye) 정도가 필요하다고 알려져 있습니다.AMD<ref>{{cite web|title=AMD|url=https://www.xilinx.com/publications/events/designcon/2016/slides-pam4signalingfor56gserial-zhang-designcon.pdf|publisher=xilinx.com|access-date=2025-12-08}}</ref> =====
* 이 SNDR를 얻기 위해: - 패시브 채널에서 RL/IL을 정리해 deterministic 성분을 최소화하고 - CTLE/TX FIR/DFE로 ISI를 줄여 margin 확보 - 노이즈 관점에서는: - CTLE gain을 필요 이상의 HF boost로 올리지 않기 - Rx front-end의 입력 리턴로스/노이즈 figure 최적화 - CDR loop filter 설계로 위상 노이즈/트래킹 잡음 제어

==== 실제 설계 플로우를 단계로 요약하면 아래와 같습니다. ====
# 채널 모델 확보 - FR-4 stackup, 15 cm trace, 4 via, 85 Ω 커넥터 포함한 3D EM/2D 필드 솔버로 S-parameter 추출
# Via stub 최적화 - backdrill/HDI 설계로 stub 길이 최소화 → 공진 대역을 20 GHz 이상으로 밀어냄
# 커넥터/임피던스 최적화 - 커넥터 footprint, taper, Z0 조정으로 RL < −12~−15 dB 수준 확보 - discrete matching network는 필요시 최소한으로만
# 기본 TX/RX 임피던스 매칭 - 패키지 + board 전체에서 100 Ω diff 일관성 확보
# CTLE 1차 튜닝 - 채널 IL 기반으로 zero/pole/gain 설정 → 최소한의 HF boost로 eye width 최대화
# TX 3-tap FIR 최적화 - CTLE 셋업 상태에서 pre/main/post tap sweep - eye height/width/jitter/전력/EMI를 함께 고려해 “온건한” tap 조합 선정
# DFE 활성화 및 tap 수/계수 튜닝 - 잔여 ISI tail을 커버할 tap 수 결정 (3–5 tap) - adaptation 알고리즘/loop bandwidth 조정 → 안정된 수렴과 jitter 최소화 확보
# 종합 검증 - Eye height ≥ 60 mV, Jitter < 15 ps RMS, BER < 10⁻¹² 달성 여부 확인 - margin 부족 시: ① CTLE gain/shape 재조정 → ② TX tap 재튜닝 → ③ DFE tap 수/coeff 확장 순으로 추가 최적화

요약하면,

: 

가 28 Gbps PAM-4 + FR-4 + 15 cm 채널에서
제시된 Eye/Jitter/BER 스펙을 만족시키기 위한 가장 합리적인 전략입니다.

원하시면, 대략적인 채널 IL(예: 15 cm FR-4 stripline + via/커넥터 모델 가정)을 숫자로 놓고
“TX FIR tap 값 / CTLE transfer / DFE tap 수”까지 포함한 예제 세팅을 하나 만들어서
COM-like link budget 형태로 정리해 드릴 수도 있습니다.